设计了一种具有分段式动态元件匹配(DEM)的高分辨率、低功耗噪声整形SAR ADC。该电路实现了具有无源增益的二阶噪声整形滤波器, 从而增强了噪声整形能力。此外, 提出了一种分段式动态元件匹配电路来解决由DAC电容失配引起的谐波失真问题, 以进一步提高ADC的信噪失真比(SNDR)。仿真结果表明, 在4 MS/s的采样速率和40倍过采样率(OSR)的情况下, 所设计的噪声整形SAR ADC的信噪失真比达到91.1 dB。当电源电压为1.8 V时, 该ADC的功耗仅为231 μW, 并实现了174.5 dB Schreier优值(FOM)。

设计了一种三阶噪声整形逐次逼近模数转换器。该转换器采用由二阶误差反馈结构和一阶级联积分器前馈结构组成的混合噪声整形结构, 通过该混合结构来控制反馈余量并提升噪声传输函数的阶数, 通过基于共模的开关切换方式优化了比较器动态失调电压, 实现了三阶噪声传输函数。该电路基于0.35 μm CMOS工艺进行设计仿真。使用3.3 V电源电压进行供电, 在2 MS/s采样频率以及8倍过采样率下, 功耗为1.87 mW, 实现了87.93 dB的SNDR, 有效位数(ENOB)为14.3 bit, 在传统8位SAR ADC的基础上提升了有效位数6.3 bit。

目前逐次逼近型模数转换器(SAR ADC)已经成为低功耗数模混合集成电路中模数转换器的首选架构, 其中的核心模块-高性能比较器的功耗大小直接决定了SAR ADC的整体功耗。文章从低功耗SAR ADC系统出发, 聚焦高性能低功耗电压域和时间域比较器的发展历程与最新研究进展, 总结了通过优化SAR逻辑实现低功耗比较器的技术方法。该综述为数模混合电路设计者了解并掌握SAR ADC中高性能低功耗比较器技术提供有力参考。

为满足航天电子系统对高速高精度16位A/D转换器的需求, 设计了一种流水线型16位80 MSPS A/D转换器, 内核采用“3+4+3+3+3+3+3”七级流水线, 前端缓冲器用于减小第一级MDAC采样网络回踢信号对A/D转换器线性度的影响。采用环栅器件、N+/P+双环版图等设计加固技术。A/D转换器采用018 μm CMOS工艺, 工作电源电压为33 V和18 V, 在时钟输入频率为80 MHz和模拟输入频率为361 MHz时, ADC的功耗≤11 W、信噪比SNR≥738 dB、无杂散动态范围SFDR≥88 dBFS。电离总剂量150 krad(Si)辐照后, ADC的信噪比SNR变化量≤03 dB、无杂散动态范围SFDR变化量≤1 dB; Bi离子辐照下ADC的电流增加≤4 mA。

提出了一种可校正的12位C2C电容阵列混合结构逐次逼近型模数转换器(SAR ADC), 其数模转换器(DAC)由低6位分裂式C2C DAC阵列与高6位二进制DAC阵列构成。提出的混合结构DAC既解决了中高精度二进制SAR ADC中总电容过大的问题, 又避免了分段式二进制DAC分数值桥接电容无法与单位电容形成匹配的问题。该结构能显著降低整个ADC的动态功耗。此外, 将高位终端电容和低2~6位量化电容拆分成相等的两个电容, 引入冗余量, 使得该ADC的电容权重可以被校准, 降低了电容失配以及寄生电容的影响。最后, 为了避免电容上极板复位信号因电容阵列容值大而导致的延时偏大问题, 采用高6位DAC采样的方式, 并在高6位DAC中引入单位电容大小的终端电容, 弥补了参考电压区间不完整的缺陷。仿真结果显示, 在15 V电压下, 该ADC总体功耗仅为11184 μW, ENOB为1249位, SFDR为9146 dB, SNDR为7697 dB。

提出了一种数字前台校准技术, 即电容重组技术, 并将该技术与LMS数字后台校准技术相结合, 提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明, LMS算法的收敛速度可以提高到1 k个转换周期内, 同时校准后ADC的ENOB平均值从1059 bit提高到1379 bit。SFDR平均值从7133 dB提高到11293 dB, DNL最大值的平均值从188 LSB提高到097 LSB。INL最大值的平均值从801 LSB提高到088 LSB。

像素级模数转换器因其独特的集成位置而具有高帧频、大动态范围、低功耗及低噪声等优点，广泛应用于红外、可见光及太赫兹成像等领域。文章介绍了主流像素级模数转换器结构的原理，综述了像素级模数转换器在动态范围、功耗、面积及噪声等性能参数的研究进展，最后分别比较和总结了各改进方向的几种关键技术并做出展望。

为了提高用于低噪声CMOS图像传感器的单斜模数转换器（SS ADC）的量化速度，提出一种基于SS ADC的根据输入光强确定采样次数的相关多次采样（CMS）技术。利用数字模拟转换器（DAC）输出信号的差分特性，根据输入电压大小，分别按照不同的方式选择正/负斜坡输入到比较器中。当输入电压信号较小时，控制斜坡形状，使采样次数为4；当输入电压信号较大时，使采样次数为2。采用110 nm的CMOS工艺，时钟频率为400 MHz，行转换时间为23 μs，分辨率为11位，量化范围为1 V内。仿真结果表明：所提技术的微分非线性（DNL）达+0.6/-0.3LSB，LSB指最低有效位，积分非线性（INL）达+0.7/-0.9LSB；最低噪声为82 μV；与传统的采样次数为4的CMS技术相比，在不增加低照度下噪声的同时，将A/D转换周期节约了13 μs。

基于4级级联折叠插值架构,提出了一种12位ADC。电路采用0.18 μm SiGe BiCMOS工艺设计。单核达到1.5 GS/s的转换速度,接口输出为2-lane LVDS,延迟时间小于7 ns。前端采样保持电路和折叠插值量化器采用纯双极设计,在不修调的情况下可达到12位量化精度。最后，给出版图设计要点和测试结果。

基于0.18 μm CMOS工艺设计与实现了一种14位85 MS/s流水线型模数转换器(ADC)。采用多种低功耗设计技术来降低系统功耗和面积,包括无采样保持电路前端和运算放大器共享等技术。在无数字校准的条件下,在3.3 V电源电压、85 MHz的时钟频率和70 MHz正弦输入信号频率下,达到了67.9 dBFS的信噪比(SNR)以及82.2 dBFS的无杂散动态范围(SFDR)。该ADC功耗为322 mW,面积为0.6 mm2,适合用于需求低功耗ADC的通信系统中。