中国散裂中子源（CSNS）是我国建设的首台脉冲散裂中子源，为多个学科前沿领域的研究提供了一个功能强大的国际化科研平台^[1-5]。多功能反射谱仪（MR）是中国散裂中子源首期建设的3台谱仪之一，是研究薄膜材料结构及磁结构的重要手段^[6]。MR由斩波器系统、导管系统、狭缝系统、极化系统、探测器系统、电子学系统和数据分析系统等多个系统组成，其中中子探测器作为中子散射谱仪的核心部件之一，在很大程度上决定着谱仪的分辨能力和综合性能^[7-8]。MR谱仪主探测器采用的是高气压³He二维多丝正比室探测器（MWPC），其具有较高的探测效率，低的γ灵敏度，优越的位置分辨，易于大面积制作，工作稳定等优点^[9-10]。

传统MWPC探测器的信号读出方法有延迟线法、数字读出法、电荷重心法等^[11-13]，延迟线法和数字读出法虽然成本低且设计相对简单，但数字读出法的分辨性能不如重心法，而延迟线法在通道数多时不利于高计数率测量。因此，为了同时满足高位置分辨和较高计数率的需求，本文研制了基于重心法的MWPC读出电子学系统，此外，为了适应MR谱仪多电机工作的应用环境，研制的电子学系统还需具备有抗干扰能力强、集成度高等特点。下面将主要介绍多功能反射谱仪主探测器读出电子学系统的设计方案以及性能测试结果。

1 系统架构

MWPC探测器有效面积为200 mm×200 mm，为实现较高分辨，采用两层相互垂直的读出条结构，共142路读出通道，其中x方向50路，y方向92路。为了同时满足探测器和谱仪的需求，研制的高性能读出电子学系统需要满足以下几个要求：（1）高集成度，反射谱仪现场安装空间狭小，需将读出电子学集成安装在探测器屏蔽体内部；（2）高精度，单通道输入电荷量测量动态范围为10～200 fC，电荷分辨率要好于1 fC，电荷积分非线性要求不高于1%；（3）高计数率，单通道瞬时计数率不低于100 000/s；（4）电子学的实时响应速度快。根据这些要求，在专用读出电子学的具体设计上利用前端模拟电路实现探测器输出微弱电信号调理放大，同时结合ADC+FPGA的方案实现信号数字化以及数据的实时处理。

图1为电子学系统架构图，电子学系统硬件结构主要由24通道核心前放板（MWPC_FEB）、触发扇出板（MWPC_TFB）、T0控制板（CSNS_ICB）、光纤交换机和服务器组成。6块MWPC_FEB前端电子学模块实现142路探测器模拟信号放大、波形数字化、数字寻峰算法以及触发判选等处理后，将数据打包上传到后端服务器。同时为实现6个电子学前端模块的数据对齐，设计了MWPC_TFB模块和CSNS_ICB模块，其中MWPC_TFB模块实现对探测器阳极信号的放大、甄别等处理后产生触发信号，并扇出给各个MWPC_FEB模块，同时结合外部CSNS_ICB提供的T0信号，实现最终的数据对齐。3种硬件板均以FPGA处理器为核心，通过Sitcp协议实现与服务器的交互，接收服务器的配置命令，并根据要求上传有效数据包。

图 1. 电子学系统架构图

Fig. 1. Electronic system architecture

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设计的高性能读出电子学系统除了要满足探测器的需求以外，还需考虑在反射谱仪束流环境下能够长时间正常稳定工作，这涉及到读出电子学系统的安装、抗干扰、运行维护等多方面的工作，在极端情况下，电子学屏蔽外壳的设计、系统的接地等工作的复杂度甚至有可能超过了电子学设计本身。因此读出电子学系统还兼容了抗电磁干扰设计，将6块MWPC_FEB和1块MWPC_TFB放置在探测器特制的硼铝合金屏蔽体内，以减少MWPC_FEB与探测器之间的引线长度，同时采用SAMTEC公司生产的带屏蔽的同轴线缆进行连接，实现两端接地，以降低系统噪声。受屏蔽盒空间的影响，电路板排列极其紧凑，各电路板尺寸严格控制在高度不超过120 mm，长度不超过240 mm，各板相距3～4 cm安装，总宽度不超过280 mm。密闭且密集的安装方式必然会导致电子学系统内部温度的急剧上升，而电子元器件长时间工作在高温下不仅会降低使用寿命甚至会出现异常，因此电子学系统屏蔽盒内部设计了专用的冷却气路装置，通过吹风冷却导热的方式来实现散热。

1.1 核心前放板

MWPC_FEB作为整个读出电子学系统的核心，集成了前端模拟电路和后端数字电路，如图2所示。前端模拟电路通过信号放大、滤波成形等功能实现24个通道的模拟信号读出，后端数字电路采用高精度ADC实现模拟信号数字化，并基于FPGA实现中子甄别的算法，将中子击中的通道信息、电荷信息和时间信息打包发送给服务器端。

图 2. 核心前放板

Fig. 2. Core preamplifier board

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前端模拟电路决定了系统的电荷分辨性能。常用的前端放大电路有电流灵敏、电压灵敏和电荷灵敏3种，本系统采用电荷灵敏前置放大实现高分辨。为了满足1 fC的电荷分辨要求，经调研，选用低噪声集成运放OPA657作为前置放大电路的第一级。中间级电路只采用两级RC成形放大，将输出信号的成形宽度控制在2.5 μs内，确保满足100 000/s高计数率的测量。最后一级放大驱动采用了AD8137，该器件功耗较小，输出电流20 mA，静态时，输出为零，采用单端直流耦合方式连接到ADC。出于安全考虑，为了防止因探测器偶然性的高压打火造成前放输入电路的损坏，还设计了高压保护电路。该电路主要由1个电阻和1个二极管组成。实际保护二极管的型号为BAV99，内部包含有正、负两个方向的二极管，可以对打火引起的正、负两个极性的高压脉冲都起到保护作用。

根据电荷量测量的动态范围以及最小电荷分辨，要求ADC的有效位不低于7位，因此数字电路选用了3片高集成度的10位串行AD9212实现24路通道信号的采集，单个ADC可同时采集8路信号，最高采样频率可达到65 MSPS。通过ADC实现信号数字化后，还需要对数字化信号进行处理和判选，以获得高的有效中子事例，前放板基于高性能FPGA-Virtex5LX155T实现相关逻辑设计，内部逻辑如图3所示。首先FPGA通过高速差分LVDS接口接收ADC输出的数据流，在数据对齐模块中实现串并转换。转换后的波形化数据被送入中子甄别算法模块，经过阈值判选和波形判别等分析处理，筛选出有效数据，最后对有效数据进行缓存、打包和发送。SiTCP内核模块是实现FPGA与上位机网络通信的关键部分，它支持TCP/IP可靠传输协议，传输速率可达1 GB/s，实现了数据的高速通信。

图 3. FPGA内部逻辑

Fig. 3. FPGA internal logic

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1.2 触发扇出板

触发扇出板硬件设计如图4所示，主要功能是产生一定宽度触发信号和接收T0信号，并同步扇出触发信号和T0信号给各核心前放板。采用Xilinx公司的主控芯片Virtex5LX20T通过标准串口实现对12位高精度DAC芯片AD5323的控制，输出精度高于0.5 mV，电压输出范围为0～2 V。将DAC输出的电压值作为阈值，与放大调理后的探测器阳极信号一同送入高速比较器ADCMP605A，一旦阳极信号高于DAC电压阈值，就会产生一个不定脉宽的高电平信号。当阳极信号较弱时，产生的脉冲信号宽度会小于FPGA的40 M系统时钟周期，因此在FPGA逻辑设计中实现只要有高电平即产生1个200 ns固定宽度的高电平脉冲信号，将这个信号作为触发信号，通过驱动芯片NB7L1008扇出给各前放板。为了简化系统设计，电路板还集成了T0信号的扇出功能，接收控制板的T0信号，实现六路T0信号的扇出。

图 4. 触发扇出板

Fig. 4. Trigger fan out board

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2 性能测试

2.1 电荷分辨

电荷分辨用于测量电子学系统的噪声水平。信号发生器提供信号给信号扇出板，再由信号扇出板经过1 pF的微分电容转化成电荷信号输出给核心前放板。首先，设置幅值D₁为100 mV，频率为1 kHz，占空比为30%的脉冲信号，上位机获取10 000个ADC输出的波形峰值，计算给出10 000个峰值的平均值 $\overline {AD{C_1}} $和均方根值σ_D1，然后手动改变脉冲信号幅值D₂为200 mV，其他参数不变，上位机获取10 000个波形峰值，计算给出10 000个峰值的平均峰值 $\overline {AD{C_2}} $和均方根值σ_D2，通过式（1）求得电荷分辨。

${\sigma _{\rm{Q}}} = \frac{{{D_2} - {D_1}}}{{\overline {AD{C_2}} - \overline {AD{C_1}} }} \times \frac{{{\sigma _{{{D}}1}} + {\sigma _{{{D}}2}}}}{2}$ (1)

依照该方法^[14]可一次求出24个通道的电荷分辨值，如图5所示。统计所有通道的电荷分辨，如图6所示，电子学系统的电荷分辨典型值为～0.5 fC。

图 5. 电荷分辨测试界面

Fig. 5. Test interface of charge resolution

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图 6. 142通道的电荷分辨

Fig. 6. Charge resolution of 142 channels

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2.2 电荷积分非线性测试

按表1参数，手动从低到高设置16个不同的输入信号幅值，对每个输入值测试得到ADC输出的峰值，重复测量50次，统计各点平均值，然后对各平均值作一次项最小二乘法直线拟合，根据式（2）给出积分非线性。单次测试可求出24个通道的积分非线性值，如图7所示。由图8统计得到电荷积分非线性的典型值为～0.3%。

图 7. 电荷积分非线性测试界面

Fig. 7. Test interface of charge integration nonlinearity

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图 8. 142通道的电荷积分非线性

Fig. 8. Charge integration nonlinearity of 142 channels

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$ INL=\frac{{\text{实验点在}}y{\text{轴方向偏离拟合直线的最大绝对值}}}{{\text{满刻度输入对应的}}y{\text{值}}-{\text{拟合直线在}}y{\text{轴上的截距}}}$ (2)

2.3 位置测量

将MWPC探测器系统安装在MR散射室内的反射臂上，探测器入射面对着中子口方向，如图9所示。谱仪的狭缝系统由样品前的3个四刀狭缝和样品后的1个四刀狭缝组成，可以控制入射中子光束的宽度、高度及分辨率^[15]。在位置测量中，通过调节狭缝slit2和slit3的大小控制中子光斑大小，测试系统的位置分辨。

图 9. 测试平台

Fig. 9. Test bench

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图10为狭缝S₃/S₂=0.5/0.3时，测得的x方向的位置分辨，拟合狭缝，其sigma值为0.43，位置分辨半高宽为1.1 mm。在不同狭缝条件下，探测器沿着水平方向摆动，测量位置的线性度，如图11所示。从图中可以看到，不同狭缝下测试得到的光斑位置的线性度几乎一致，而且2个偏差位置在0.2 mm拟合出的峰点位置依然能够准确识别出来。

图 10. 狭缝S₃/S₂=0.5/0.3时位置分辨

Fig. 10. Position resolution of slit S₃ / S₂ = 0.5/0.3

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图 11. 不同狭缝下位置的线性度

Fig. 11. Linearity of positions under different slits

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2.4 最高计数率测量

在强束流的状态下，读出电子学系统前端模拟电路会出现信号堆积现象，一旦堆积严重，测量得到的电荷量偏差很大，会导致系统的整体性能下降，因此需要测量探测器系统在正常工作状态下所能够到达的最高计数率。在不同束流强度条件下，通过中子的飞行时间（time of flight，TOF）谱能否归一来判定探测器是否处在正常工作状态。将探测器对准中子束流口，通过改变狭缝高度提高中子通量，测量中子的TOF谱如图12所示。从图12可知，当平均计数率不高于40 000/s时，此时对应的最高瞬时计数率约为平均计数率的4倍，达到了160 000/s，TOF谱形状基本归一，当平均计数率高于50 000/s时，TOF谱出现明显畸变。

图 12. 不同狭缝高度下飞行时间谱

Fig. 12. TOF spectra at different slit heights

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3 结　论

本文介绍了用于多功能反射谱仪多丝主探测器的读出电子学系统研制，并在实验室和束流条件下分别对电荷分辨、位置分辨等关键指标进行了测试：电荷分辨达到0.5 fC，电荷积分非线性小于0.5%，位置分辨达到1.1 mm，瞬时最高计数率超过160 000/s。测试结果表明，高集成高分辨的读出电子学系统完全能够满足当前谱仪的实验需求，目前已经成功安装在多功能反射谱仪上并且得到了较好地应用，这将有利于促进我国薄膜材料分析等领域的发展。同时，针对未来中国散裂中子源打靶功率的升级，将在当前电子学系统的基础上升级更高计数率的读出电子学系统以满足未来谱仪的需求。