针对合成孔径雷达(SAR)成像回波数据量巨大和存储器资源利用率偏低的问题，提出一种双倍数据速率动态随机存储器(DDR)的存储装置，并设计一种原位转置的存储方法。该方法首先比较雷达回波数据距离向和方位向的长度，通过预留出距离向和方位向中较长数据的单行或者单列所占用的存储空间来提高存储器读地址和写地址逻辑映射的灵活性，有效地实现了大数据量的片内转置操作，提高了双倍数据速率动态随机存储器(DDR)的资源利用率，并将分块子矩阵地址映射方法和跨页地址映射方法应用于原位转置中，有效地提高了SAR回波数据转置的访问效率。仿真实验结果表明，该数据存储系统在满足成像实时性的同时降低了一半的DDR存储器的用量，提高了DDR的资源利用率，降低了成本，目前已成功应用于多种模式的SAR成像处理中。

针对SDRAM控制器的自动刷新指令控制方法，提出了一种周期分散刷新算法。首先，使用Verilog HDL编写SDRAM控制器。在读写过程，根据SDRAM时钟频率和存储阵列行数，确定连续读/写的次数m/n。连续m/n次读/写操作后，控制器发出一次自动刷新指令。在非读写过程，根据状态机长期处于空闲状态的特点，控制器定时发出自动刷新请求，从而周期地发出自动刷新指令。然后，基于光电测量系统对算法进行验证。实验结果表明控制器周期、及时、准确地发出了自动刷新指令，读写指令执行效率提高了0.39%。该算法解决了自动刷新指令滞后的问题，提高了读写指令执行效率，具有良好的移植性。

针对LED显示控制系统中移存频率受限于SDRAM的有效读取频率的问题，提出一种加速移存频率的方法。以LED显示控制系统的硬件逻辑为基础，建立扫描频率、移存频率、SDRAM有效读取频率等关键参数的相关数学模型，分析影响扫描频率的各种因素，提出图像数据拆分重组算法用于提高SDRAM的有效读取频率和移存频率。利用硬件逻辑实现该算法后，移存频率由原来的8.25 MHz提升到66 MHz，这就可以最大限度的发挥LED灯驱动芯片的移存能力，LED显示屏扫描频率也随之大幅提高。

提出了一种3W_FIFO+1SDRAM+1R_FIFO架构的LCoS时序彩色显示系统, 降低了对SDRAM时钟频率的要求, 提高了系统稳定性。分析了常规LCoS时序彩色显示和本文研究的改进型硬件架构上的不同, 改进型通过3个W_FIFO将RGB数据分开存储到SDRAM不同位置, 再通过R_FIFO从SDRAM不同位置读出分离的RGB信号, 以此来提高数据传输效率；接着通过理论计算和Modelsim软件仿真, 来验证系统在降低SDRAM的时钟频率情况下, 也能够正常稳定工作。

针对传统工业数字摄像机的灵活性差、实时性差等缺点,设计了一种基于FPGA的工业数字摄像机系统.将工业数字摄像机与FPGA结合起来,利用FPGA通过I2C总线接口控制器控制图像传感器采集图像数据,然后将Bayer格式图像转化为RGB格式图像,通过调用Altera IP核DDRII SDRAM controller with ALTMEMPHY和FIFO存储器设计了DDR2 SDRAM的接口,将图像数据缓存到DDR2存储器中,最后通过SPI总线接口在液晶屏上显示图像,可达到53帧/s图像的速度.系统代码共需约5 000个逻辑单元,3 704个寄存器,117个引脚.将设计代码下载到系统芯片中后,系统可以清晰显示所拍到的画面.设计结果表明,基于FPGA的工业数字摄像机设计灵活,易于移植,可实现高速图像采集和传输.

图像跟踪是图像处理领域研究较多也比较关键的技术之一。随着微电子技术不断发展，在光电经纬仪、机载光电平台等图像跟踪应用领域对视频跟踪器系统的要求越来越高，当前视频图像帧频偏低已对伺服系统传输带宽形成不小制约，而高帧频图像又有视频传输的瓶颈。为了解决这一问题，本文设计了一款基于TMS320C6455+FPGA+SDRAM的图像跟踪系统。本系统通过FPGA控制SDRAM对视频图像进行缓存后输出，达到视频降频输出的要求，以解决高帧频图像数据量大难以实时传输显示的问题，同时通过对相关跟踪算法做进一步优化使其满足100 frame/s视频的实时跟踪要求。实验证明该系统工作有效稳定，能满足工程实际需求。

为了适应机载液晶显示器向低功耗、高集成度发展的趋势，提出了一种基于Zynq可扩展处理平台的图形生成电路实现方法。该方法以Zynq为核心搭建硬件平台，使用Zynq集成的ARM处理器执行图形生成算法运算，配合可编程逻辑资源，按照一种三缓冲机制对DDR3 SDRAM帧存数据进行缓冲处理，实现图形的实时生成。采用本设计可以生成多种分辨率的机载图形画面。实验结果表明，当生成分辨率为1 024×768的EFIS电子飞行显示系统画面时,帧率可达74 fps，能够满足机载液晶显示器高性能实时显示需求。

介绍一种基于FPGA和SDRAM的双端口的视频缓冲器设计方法。使用小容量的同步FIFO和异步FIFO串联构成用户接口, 采用分块方式读写单块存储器SDRAM, 采用混合算法合理仲裁读、写和刷新请求, 实现单路视频数据的实时采集和输出。本系统设计简单, 调试方便。只需适当地改变数据块的长度和FIFO的容量就可以应用于其他的视频处理系统。仿真测试结果表明: SDRAM时钟频率工作在71 MHz下可以确保视频流的流畅性。而且通过改变FIFO的相关参数, 还可以继续提高SDRAM的实际带宽。本设计还具有一定的灵活性。

针对TFT-LCD驱动中常用SDRAM控制器的不足, 在FPGA器件上设计了SDRAM控制器的仲裁器; 仲裁器根据TFT-LCD驱动的特点分配SDRAM控制器使用权, 实现了在TFT-LCD正常显示的同时外部设备可在任意时刻连续地向SDRAM写入数据, 而不出现数据丢失或者错误的现象。文章从FIFO深度、SDRAM突发长度和不同模块时钟频率等方面考虑, 介绍了仲裁器的设计方法, 给出了仲裁器各项参数值的设计公式。实验结果表明设计的有效性。

为解决VGA显示系统因基于计算机或专用芯片而不易携带和更改的局限性, 采用可实现用户自定制内核功能的SOPC技术, 完成PS/2键盘控制下VGA字符和图像显示系统设计。在FPGA中构建32位NIOS Ⅱ内核, C语言编写主程序, 采用AVALON总线连接外设驱动控制器和基本PIO接口, 连同VGA时序模块与缓存器组成的VGA控制器, 实现系统软件; 基本硬件电路、外部存储芯片、PS/2键盘、VGA接口和串口电路构成硬件平台。系统最终实现SOPC内核移植和在PS/2键盘控制下由CRT显示器显示字符和图片的功能。