1 中国科学院 电子学研究所, 北京 100190
2 中国科学院大学, 北京 100049
随着现场可编程门阵列(FPGA)器件尺寸不断增大, 计算机辅助设计(CAD)工具运行时间成为突出的问题。布线是FPGA的CAD流程中最为耗时的一个阶段, 一种能有效缩短布线时间的方法就是并行布线。本文提出一种减少FPGA时序驱动布线算法运行时间的多线程方法。该算法首先将信号按照线网的扇出数量进行排序, 再将排序后的线网均匀分配到各个线程中, 最后并发执行所有的线程。在布线质量没有受到显著影响的前提下, 即线长增加2.58%, 关键路径延时增加1.78%的情况下, 相对于传统通用布局布线工具(VPR)时序驱动布线算法8线程下的加速比为2.46。
现场可编程门阵列(FPGA) 计算机辅助设计(CAD) 并行布线 时序驱动布线 多线程 Field-Programmable Gate Array(FPGA) Computer-Aided Design(CAD) parallel routing timing-driven routing multithread 太赫兹科学与电子信息学报
2017, 15(6): 1066
