设计并实现了一种高精度低噪声运算放大器。提出了一种基极电流消除技术, 补偿了输入对管基极电流, 有效地降低了运算放大器的输入偏置电流, 从而能够通过提高输入对管的集电极电流来减小输入噪声电压, 实现了较低的运算放大器总等效输入噪声。同时, 采用集电极-发射极电压补偿电路, 消除了厄利效应的影响, 提高了电路精度。电路采用36 V互补双极工艺流片, 测试结果表明, 芯片的失调电压为6.94 μV, 在1 kHz下的电压噪声密度为5.6 nV/Hz, 电流噪声密度为0.9 pA/Hz。

设计并实现了一种电流型温度传感芯片。分析了测温原理和厄利效应对测温精度的影响, 提出了一种集电极-发射极电压补偿电路, 利用一组电流镜和匹配电阻将输出电流和温度之间的传递函数线性化, 提高了芯片的线性度和测温精度。设计了反向偏置保护电路, 增大芯片可承受的反向电压。芯片采用40 V互补双极工艺设计并流片。测试结果表明, 芯片在-55～150 ℃温度区间内的非线性误差为±02 ℃, 测温精度小于±03 ℃。

面向微光环境的高时间分辨成像需求, 基于CMOS图像传感器工艺, 设计并仿真验证了一种具有三角形状梯度掺杂且浮置扩散区域中置的超快电荷转移大尺寸光电二极管(PPD)像素器件。它通过N埋层掺杂形状和梯度掺杂设计增强光生电荷传输路径的电势梯度, 加速光生电荷从N埋层感光区域向电荷存储区域的转移。同时通过对传输管沟道的梯度掺杂, 减小了沟道反弹电荷的水平, 有效提升了光生电荷转移效率。仿真结果表明, 三角形枝状的圆形像素器件在30000个电荷的情况下, 在电荷转移效率达到99.9%时, 电荷转移时间为1ns, 同时其反弹电荷水平在1e-以下。该PPD像素器件可用于微光环境下的高时间分辨率成像。

面向模拟总线接收器应用，设计实现了一款CMOS增益可编程低噪声放大器(LNA)。内置高/中/低增益3个信号放大通路，以满足不同信号幅度情况下的模拟总线接收时的噪声、线性度与输入阻抗等性能需求。提出电容补偿漏电流方法提高高增益信号通路放大器的输入阻抗，同时采用带宽拓展负载方法降低信号相移，解决放大器相移造成电流补偿能力降低的问题。中/低增益信号通路放大器采用差分多门控晶体管(DMGTR)和负反馈技术提高放大器线性度。放大器基于0.18 μm CMOS工艺设计，在1~33 MHz频段，增益范围为-14.3~25 dB，输入阻抗大于2.4 kΩ，输入三阶交调点(IIP3)为-1.6 dBm(最大为20.7 dBm)，在25 dB增益下等效输入噪声为~ ，1.8 V电源电压下工作电流为6.5 mA。

介绍了一款高速串行接口发送机芯片。均衡器采用多抽头前馈均衡结构, 且各阶均衡系数均可调, 增大了均衡调谐范围, 提高了均衡精确度; 驱动器采用 H树型电流模结构, 提高了电流利用率, 降低了功耗。设计采用 TSMC 55 nm CMOS工艺, 电源电压为 1 V, 输出数据率范围为 550 Mb/s~6.25 Gb/s。在最高工作速率 6.25 Gb/s下, 发送机整体功耗约 20 mW, 结果表明发送机均衡精确度较高, 功耗较低。

有限长单位冲击响应滤波器 (FIR)是合成孔径雷达 (SAR)系统的重要组成部分。为综合考虑资源与性能对系统的影响，基于现场可编程门阵列 (FPGA)设计实现了位宽、阶数可配置的 SAR雷达信号处理 FIR系统，首次完成了合理范围内的只读存储器 (ROM)地址位宽和所有输入并行度设置下的分布式算法 (DA)结构对比实验，并对不同结构实现下的系统性能资源比进行了全面分析和比较，得到了最优化高并行度 DA结构。实验结果表明在 ROM地址位宽为 4或 5时性能资源比最好；性能资源比随输入并行度的提高而提高，当输入并行度为输入数据位宽时，性能资源比提高 24%至 117%。对比传统的全串行结构、全并行结构和 DA结构，经 ROM地址位宽和输入并行度优化后的 DA结构的性能资源比分别提高了 3 110%,76%和 86%。

随着现场可编程门阵列(FPGA)器件尺寸不断增大, 计算机辅助设计(CAD)工具运行时间成为突出的问题。布线是FPGA的CAD流程中最为耗时的一个阶段, 一种能有效缩短布线时间的方法就是并行布线。本文提出一种减少FPGA时序驱动布线算法运行时间的多线程方法。该算法首先将信号按照线网的扇出数量进行排序, 再将排序后的线网均匀分配到各个线程中, 最后并发执行所有的线程。在布线质量没有受到显著影响的前提下, 即线长增加2.58%, 关键路径延时增加1.78%的情况下, 相对于传统通用布局布线工具(VPR)时序驱动布线算法8线程下的加速比为2.46。

提出了一种连续速率的时钟数据恢复 (CDR)电路, 可覆盖 500 Mbps到 4 Gbps数据率。该 CDR电路在 130 nm互补金属氧化物半导体 (CMOS)工艺下实现, 基于相位插值 (PI)原理, 采用数字投票电路和相位控制逻辑替代电荷泵和模拟滤波器以方便工艺移植。为缩小片上锁相环 (PLL)输出时钟频率范围, 同时避免 PI电路处于非线性区, 该 CDR电路采用多种速率模式切换的方式将采样时钟频率限定在 500 MHz~1 GHz之间。 PI电路为 7 bit精确度, 线性度良好, 4 Gbps数据率时, 恢复时钟的峰峰值抖动约为 25.6 ps。该 CDR误码率在 10-10以下, 可跟踪昀大 ±976.6 ppm的数据频偏, 功耗约为 13.28 mW/Gbps, 测试芯片大小为 5 mm2, 其中 CDR芯核部分为 0.359 mm2。

提出了一种新型的应用于低压差线性稳压器(LDO)的斜坡软启动电路，其采用两路斜坡使能信号以及一路斜坡基准信号，消除了电源上电时产生的浪涌电流。该斜坡软启动电路已应用于一款LDO 中，并采用0.35 μm CMOS 工艺实现流片，其仅占LDO 有效面积的8.3%，消耗电流仅600 nA。仿真以及测试结果显示，采用该软启动电路之后，LDO 的上电浪涌电流得到有效抑制。LDO 在最差情况下的线性调整率为2.7 mV/V，负载调整率为0.064 mV/mA。