有限长单位冲击响应滤波器 (FIR)是合成孔径雷达 (SAR)系统的重要组成部分。为综合考虑资源与性能对系统的影响，基于现场可编程门阵列 (FPGA)设计实现了位宽、阶数可配置的 SAR雷达信号处理 FIR系统，首次完成了合理范围内的只读存储器 (ROM)地址位宽和所有输入并行度设置下的分布式算法 (DA)结构对比实验，并对不同结构实现下的系统性能资源比进行了全面分析和比较，得到了最优化高并行度 DA结构。实验结果表明在 ROM地址位宽为 4或 5时性能资源比最好；性能资源比随输入并行度的提高而提高，当输入并行度为输入数据位宽时，性能资源比提高 24%至 117%。对比传统的全串行结构、全并行结构和 DA结构，经 ROM地址位宽和输入并行度优化后的 DA结构的性能资源比分别提高了 3 110%,76%和 86%。

提高FPGA芯片的性能和面积效率是 FPGA结构研究的目标。结合现有的可拆分查找表和可级联查找表结构的优点, 提出了可级联拆分查找表逻辑结构。通过在普通可拆分查找表结构中插入可配置选择器, 实现了其中 2个子查找表单元的可级联, 大大减小了电路中 2个子查找表之间的互连延迟。在 MCNC测试电路集下, 可级联拆分查找表在电路总面积相近的情况下, 性能上平均提升12%。

可编程逻辑块是现场可编程门阵列 (FPGA)的核心组成部分 (主要由查找表 (LUT)和寄存器构成 )，它的内部结构设计一直是研究的重要方向。可拆分逻辑结构给电路实现带来了灵活性。本文以 6-LUT作为研究对象，从拆分粒度的角度出发，研究不同的可拆分因子 (N=1,2,3,4)对电路性能带来的影响。仿真实验基于开源的 FPGA CAD工具(ABC和 VPR)和 VPR测试电路集，实验结果表明： a) 不同可拆分因子对电路关键路径延时影响不大； b) 可拆分因子为 2时，电路使用资源的面积和面积 -延时积均最小，呈现更好的性能。

为探索三维现场可编程门阵列 (FPGA)芯片温度的影响因素，提出一种三维 FPGA有限元仿真模型。首先，利用商业有限元软件构建基于硅通孔 (TSV)、微凸块、倒装焊共晶焊球、无源硅中介层、焊球阵列( BGA)焊球和印制电路板( PCB)的模型。然后，利用该模型从定性和定量的角度对不同 TSV数目及堆叠层数的三维 FPGA芯片进行温度分析。实验发现，底层芯片到顶层芯片的平均温度呈递增趋势，且各层芯片的平均温度随 TSV数目的减少和堆叠层数的增加而升高。实验结果与已发表文献中的结果一致，表明提出的仿真模型在分析芯片温度的影响参数方面的可行性。

针对现有的多种视频标准，在总结分解后矩阵的共同特点的基础上，定制实现了一种资源共享结构。该结构通过定制实现处理单元、蝶形变换网络和转置，实现了附带有“阶流水”结构的高效率计算结构。实验结果显示，本文所提出的结构，除了能够在低开销的前提下支持现有的视频标准H.264、视窗媒体视频(VC-1)、音视频编码标准(AVS)和高效视频编码(HEVC)之外，还能够对格式为4:2:0 的Full-HD 和宽四叉扩展图形阵列(WQXGA)的视频序列进行实时处理。通过在0.13 μm 工艺下的综合实现，相比于现有的设计，本文所提出的设计逻辑资源开销下降近44%，功耗减小近20%。

DVB-S2标准低密度奇偶校验码(LDPC)译码器在深空通信中面临着低复杂度、高灵活性及普适性方面的迫切需求。通过对 LDPC译码算法中量化结构的研究，提出一种动态自适应量化结构的设计方法。该方法在常规均匀硬件量化的基础上，提出了修正化 Min-Sum译码算法中的数据信息初始化及迭代译码的动态自适应量化结构，解决了 DVB-S2标准 LDPC码译码时存在的校验节点运算与变量节点运算之间的复杂度不平衡的问题，并由此提高了译码器的译码性能。实验证明，以 DVB-S2标准 LDPC码中码长为 16 200，码率为 1/2的为例，提供动态自适应量化结构与常规的均匀量化结构相比，节省硬件资源为 4%。此外，动态自适应量化结构支持动态可配置功能，保证了 DVB-S2标准 LDPC译码器的灵活性及普适性。

随着工艺特征尺寸的缩进，为了进一步提高数据处理速度，多核片上系统 (MPSoC)成为一种必然的选择。片上网络 (NoC)作为多核片上系统的通信部分，其设计影响了整个系统的性能。本文研究了 2种不同的片上网络设计，探讨了路由器结构的改变对 MPSoC性能的影响。对于采用低延迟优化设计的路由器，通过 ModelSim仿真得到数据帧的最优传输延迟减少了 6倍。同时，分别完成了该 MPSoC的 FPGA和 ASIC实现，基于实现结果定量分析了在 0.13 μm工艺尺寸下 2种实现方式的面积和延时差距。结果表明， FPGA实现与 ASIC实现的面积比率大约为 29~33:1，延时比率大约为 4.5~7.5:1。