数字低压差线性稳压器由于可以在低电源电压下工作而被广泛使用。在数字低压差线性稳压器中，其利用模数转换器和积分器进行稳压操作。但是当负载出现瞬态电压变化，其稳定时间将会很长。在 PI控制系统中，积分系数大的电路建立时间很短，会产生过冲，然后输出才会稳定。积分系数小的模型输出可以直接稳定，但是建立时间太长。提出了一种高速可调节电路模型，目的是利用电压传感器和时间数字转换器(TDC)，并在电路中加入 2种不同积分系数的积分器。首先利用电压传感器和时间数字转换技术(TDCT)实现模数转换以得到数字信号。随后判断数字信号与基准电压，在误差很大时，控制电路选择大积分系数，输出到 PI控制；误差小时，控制电路选择小的积分系数，这样可以使电路结合不同积分系数电路的优点，从而达到同时缩短电路建立时间和稳定时间的目的。

基于 0.25 μm SiC衬底的 GaN高电子迁移率晶体管(HEMT)工艺，根据有源器件的 Gmax和输出功率密度，选择末级功率器件尺寸并确定其最优阻抗；采用三级放大器，其栅宽比为 1:4:16，实现高功率增益和高效率；利用等 Q匹配技术，把偏置电路融入匹配电路中，实现简单、低损耗和宽带阻抗变换；借助电磁场寄生参数提取技术实现紧凑型芯片版图，尺寸为 2.8 mm×2.0 mm。测试结果表明，偏置条件漏极电压 UD=28 V、UG=-2.2 V，在 2~6 GHz频率范围内，功率放大器增益大于 24 dB，饱和输出功率大于 43 dBm，功率附加效率大于 45%，可广泛应用于电子对抗和电子围栏等领域。

基于单片微波集成电路技术设计了一款 S波段频率可调谐滤波器芯片, 该可调谐滤波器芯片采用信道化结构, 通过选择不同通道实现宽调谐比。其中每个通道采用多级放大器与无源滤波网络级联的形式提高该滤波电路的选择性, 通过在无源滤波网络引入变容二极管实现通道频率的连续调谐, 该结构可在滤波器具备较高选择性的前提下实现宽调谐比。采用 0.25 μm GaAs赝配高电子迁移率晶体管 (PHEMT)工艺设计了一款 S波段双通道信道化可重构滤波器, 仿真结果表明, 在 0~3 V控制电压范围下, 该滤波器中心频率调谐范围为 2.5~4 GHz, 带宽变化范围为 420~650 MHz, 调谐比达到 60%, 滤波器芯片尺寸为 3 mm×3.1 mm。该设计为片上可重构射频滤波实现宽频率调谐比提供了一条技术途径。

目前逐次逼近型模数转换器(SAR ADC)已经成为低功耗数模混合集成电路中模数转换器的首选架构, 其中的核心模块-高性能比较器的功耗大小直接决定了SAR ADC的整体功耗。文章从低功耗SAR ADC系统出发, 聚焦高性能低功耗电压域和时间域比较器的发展历程与最新研究进展, 总结了通过优化SAR逻辑实现低功耗比较器的技术方法。该综述为数模混合电路设计者了解并掌握SAR ADC中高性能低功耗比较器技术提供有力参考。

设计了一种10位电阻串分压加6位内插结构的16位电压输出型D/A转换器。高10位采用1 024个电阻串分压网络, 低6位采用64个运放输入级内插结构, 均采用温度计的方式进行线性叠加, 从结构上保证了16位D/A转换器的单调性。该D/A转换器的输出运放采用了PMOS输入折叠式共源共栅加Class AB输出缓冲结构、多级嵌套式密勒补偿(NMCNR), 实现了高直流增益和大电容负载下的稳定性。该16位D/A转换器基于06 μm CMOS工艺设计, 在5 V电源电压下, 仿真结果表明, 微分非线性误差为035 LSB, 积分非线性误差为305 LSB, 建立时间为612 μs, 无杂散度动态范围(SFDR)为9341 dB, 功耗为184 mW。在接470 pF电容负载的条件下, 输出运放直流增益为15063 dB, 单位增益带宽为159 MHz, 相位裕度为6584°。

提出了一种高压低功耗比较器电路。该电路基于05 μm CMOS工艺设计, 采用差分对单端输出结构, 利用高压PMOS尾电流进行偏置, 实现了降低功耗的目的。结果表明, 该电路静态电流约为825 μA, 工作电压范围为3～18 V, 输入失调电压为5 mV, 输入失调电流约6 fA, 输入偏置电流约25 pA。该电路适用于低功耗、高压模拟模拟集成电路领域。

设计了一种改进的电平移位电路。该电路采用交叉耦合结构, 在不明显增加电路复杂度的情况下, 显著提高了高压栅极驱动集成电路(HVIC)的噪声免疫能力。整个驱动器基于035 μm 600 V BCD工艺设计。仿真结果表明, 设计的HVIC可以实现高达125 V/ns的dV/dt噪声免疫能力, 并在15 V电源电压下允许VS负电压过冲达到-96 V。此外, 从理论上分析了改进电平移位电路的本级传输延时。同传统HVIC相比, 设计的HVIC整体的传输延时得到了优化, 降低到54 ns左右。

基于EPC Class-1 Generation-2协议规定，对工作于全球UHF RFID频段的频率综合器的设计指标进行了分析。采用标准0.18 μm CMOS工艺，集成自适应频率校准模块设计了一种新颖的低相位噪声、快速锁定的小数频率综合器。其中，LC-VCO基于无尾电流源式设计，利用二次谐波滤波技术显著降低了带内相位噪声；自适应频率校准电路则区别于传统的二进制比较法，基于新颖的逐次比较法以减小VCO的4位数控逻辑电压的比较次数，因而可以快速确定VCO的控制字并缩短锁定时间。仿真结果表明，自适应校准阶段的时间仅约6.3 μs，环路整体锁定时间低于23.2 μs，100 kHz频偏处的相位噪声性能为-106.3 dBc/Hz，1 MHz频偏处为-126.1 dBc/Hz，整体功耗为84 mW。与最近发布的先进的CMOS小数频率综合器的性能相比，所设计的小数频率综合器实现了更优的相位噪声性能，同时能以较短的锁定时间以及较低的功耗工作。

设计了一种适用于全集成开关电容功率转换器(SCPC)的浮动电压驱动电路。该电路采用交错自举控制技术，周期性地利用多相交错SCPC中的特定单元为其他单元提供自举驱动。该电路实现了全部功率开关的浮动电压驱动，并且适用于所有SCPC拓扑。相比于传统浮动电压驱动方案，该驱动电路的硬件开销与SCPC中的器件数目无关。提出的浮动电压驱动电路应用于一个8相可重构SCPC中，仿真结果证明了其功能的正确性。

针对现有极化码软输出译码器存在的高资源消耗与低资源效率,设计了一种快速低复杂度软取消(Fast Reduced Complexity Soft-Cancelation,Fast-RCSC)译码算法及其译码器硬件架构。Fast-RCSC算法对内部特殊结点进行完整计算,在减少译码周期的同时仍有较好译码性能。基于不同特殊结点公式之间存在相似性,进而通过对引入的特殊结点模块进行计算结果复用以及计算模块分时复用,减少特殊结点模块资源消耗。通过共用存储单元以及对不足存储单元数据宽度的数据进行合并,降低存储资源消耗。在华润上华(Central Semiconductor Manufacturing Corporation,CSMC)180 nm工艺下综合结果表明,设计的译码器在码长为1 024的情况下,面积为2.92 mm2,资源效率为245.2 Mbps/mm2,相比现有软输出译码器有不同程度的提升。